Verilog HDL数字系统设计及仿真-(含DVD光盘1张) 本书特色
verilog hdl 是一种使用广泛的硬件描述语言，目前在国内无论是集成电路还是嵌入式设计的相关专业都会使用到这种硬件描述语言。
市面上介绍verilog hdl 的教材非常广泛，各有不同的偏重。本书着重从设计角度入手，每章都力求让读者掌握一种设计方法，能够利用本章知识进行完整的设计，从模块的角度逐步完成对verilog hdl 语法的学习，从而在整体上掌握verilog hdl 语法。
为了达到这个目的，每章中都会给出使用本章知识完成的实例，按照门级、数据流级、行为级、任务和函数、测试模块、可综合设计和完整实例的顺序向读者介绍verilog hdl 的语法和使用方式。书中出现的所有代码均经过仿真，力求准确，配书光盘中有书中所有实例源文件和实例操作的视频讲解。
Verilog HDL数字系统设计及仿真-(含DVD光盘1张) 内容简介
（1）本书贴合工程实际，详细介绍电子系统分析。
（2）本书作者在哈尔滨理工大学任教，有长期的项目应用和教学经验。
（3）verilog在业界广泛应用，可与本丛书中的modelsim一书配套使用。
（4）实例将全部配有操作视频讲解，此为一大优点。
Verilog HDL数字系统设计及仿真-(含DVD光盘1张) 目录
第1章 verilog hdl入门简介
1.1 从数字电路讲开来
1.2 设计一个七进制计数器
1.3 verilog hdl建模
1.4 集成电路设计流程简介
1.5 编写测试代码并仿真
1.6 两种硬件描述语言
第2章 verilog hdl门级建模
2.1 门级建模范例
2.2 门级建模基本语法
2.2.1 模块定义
2.2.2 端口声明
2.2.3 门级调用
2.2.4 模块实例化
2.2.5 内部连线声明
2.3 mos开关
2.4 用户自定义原语udp
2.4.1 udp基本规则
2.4.2 组合电路udp
2.4.3 时序电路udp
2.5 层次化设计
2.6 应用实例
实例2-1——4位全加器的门级建模
实例2-2——2-4译码器的门级建模
实例2-3——主从d触发器的门级建模
实例2-4——1位比较器的门级建模
2.7 习题
第3章 verilog hdl数据流级建模
3.1 数据流级建模范例
3.2 数据流级建模基本语法
3.3 操作数
3.3.1 数字
3.3.2 参数
3.3.3 线网
3.3.4 寄存器
3.3.5 时间
3.4 操作符
3.4.1 算术操作符
3.4.2 按位操作符
3.4.3 逻辑操作符
3.4.4 关系操作符
3.4.5 等式操作符
3.4.6 移位操作符
3.4.7 拼接操作符
3.4.8 缩减操作符
3.4.9 条件操作符
3.4.10 操作符优先级
3.5 应用实例
实例3-1——四位全加器的数据流建模
实例3-2——主从d触发器的数据流建模
实例3-3——4位比较器的数据流建模
3.6 习题
第4章 verilog hdl行为级建模
4.1 行为级建模范例
4.2 initial结构和always结构
4.2.1 initial结构
4.2.2 always结构
4.3 顺序块和并行块
4.3.1 顺序块
4.3.2 并行块
4.3.3 块的嵌套
4.3.4 块的命名与禁用
4.4 if语句
4.5 case语句
4.6 循环语句
4.6.1 while循环
4.6.2 for循环
4.6.3 repeat循环
4.6.4 forever循环
4.7 过程性赋值语句
4.7.1 阻塞性赋值语句
4.7.2 非阻塞性赋值语句
4.8 应用实例
实例4-1——4位全加器的行为级建模
实例4-2——简易alu电路的行为级建模
实例4-3——下降沿触发d触发器的行为级建模
4.9 习题
第5章 任务、函数与编译指令
5.1 任务
5.1.1 任务的声明和调用
5.1.2 自动任务
5.2 函数
5.2.1 函数的声明和调用
5.2.2 自动函数
5.2.3 常量函数
5.2.4 任务与函数的比较
5.3 系统任务和系统函数
5.3.1 显示任务$display和$write
5.3.2 探测任务$strobe
5.3.3 监视任务$monitor
5.3.4 仿真控制任务$stop和$finish
5.3.5 仿真时间函数$time
5.3.6 随机函数$random
5.3.7 文件控制任务
5.3.8 时间检验任务
5.3.9 值变转储任务
5.4 编译指令
5.4.1 `define
5.4.2 `include
5.4.3 `timescale
5.4.4 `ifdef、`else和`endif
5.5 完整的module参考模型
5.6 应用实例
实例5-1——信号同步任务
实例5-2——阶乘任务
实例5-3——可控移位函数
实例5-4——偶校验任务
实例5-5——算术逻辑函数
5.7 习题
第6章 verilog hdl测试模块
6.1 测试模块范例
6.2 时钟信号
6.3 复位信号
6.4 测试向量
6.5 响应监控
6.6 仿真中对信号的控制
6.7 代码覆盖
6.8 应用实例
实例6-1——组合逻辑的测试模块
实例6-2——时序逻辑的测试模块
实例6-3——除法器的测试模块
6.9 习题
第7章 可综合模型设计
7.1 逻辑综合过程
7.2 延迟
7.3 再谈阻塞赋值与非阻塞赋值
7.4 可综合语法
7.5 代码风格
7.5.1 多重驱动问题
7.5.2 敏感列表不完整
7.5.3 if与else不成对出现
7.5.4 case语句缺少default
7.5.5 组合和时序混合设计
7.5.6 逻辑简化
7.5.7 流水线思想
7.6 应用实例
实例7-1——sr锁存器延迟模型
实例7-2——超前进位加法器
实例7-3——移位除法器模型
7.7 习题
第8章 有限状态机的设计
8.1 有限状态机简介
8.2 两种红绿灯电路的状态机模型
8.2.1 moore型红绿灯
8.2.2 mealy型红绿灯
8.3 深入理解状态机
8.3.1 一段式状态机
8.3.2 两段式状态机
8.3.3 三段式状态机
8.3.4 状态编码的选择
8.4 应用实例
实例8-1——独热码状态机
实例8-2——格雷码状态机
8.5 习题
第9章 常见功能电路的hdl模型
9.1 锁存器与触发器
9.2 编码器与译码器
9.3 寄存器
9.4 计数器
9.5 分频器
9.6 乘法器
9.7 存储单元
9.8 习题
第10章 完整的设计实例
10.1 异步fifo
10.1.1 异步fifo的介绍与整体结构
10.1.2 亚稳态的处理
10.1.3 空满状态的判断
10.1.4 子模块设计
10.1.5 整体仿真结果
10.2 三角函数计算器
10.2.1 设计要求的提出
10.2.2 数据格式
10.2.3 算法的选择与原理结构
10.2.4 确定总体模块
10.2.5 内部结构的划分
10.2.6 分频器模块
10.2.7 控制模块
10.2.8 迭代设计模块
10.2.9 功能仿真与时序仿真
10.3 简易cpu模型
10.3.1 教学模型的要求
10.3.2 指令格式的确定
10.3.3 整体结构划分
10.3.4 控制模块设计
10.3.5 其余子模块设计
10.3.6 功能仿真与时序仿真
第11章 实验
实验一 简单组合逻辑电路设计
实验二 行为级模型设计
实验三 任务与函数的设计
实验四 流水线的使用
实验五 信号发生器设计
实验六 有限状态机的设计
第12章 课程设计
选题一——出租车计费器
选题二——智力抢答器
选题三——点阵显示
选题四——自动售货机
选题五——篮球24秒计时
选题六——乒乓球游戏电路
选题七——crc检测
选题八——堆栈设计
选题九——数字闹钟
附录a 课程测试样卷
附录b 习题及样卷答案
