机械工业出版社普通高等教育电气信息类规划教材VERILOG H数字系统设计原理与实践/王建民 本书特色

《Verilog HDL数字系统设计原理与实践》从应用角度出发，详细介绍了利用硬件描述语言进行数字电路设计的基本原理、基本概念和设计方法，包括VerilogHDL语法基础、组合逻辑电路、规则时序逻辑电路、有限状态机及数据通道设计，静态时序分析及跨时钟域数据传输的基本概念、设计方法及应用。全书通过大量、完整、规范的设计实例演示各类数字电路的设计过程和描述方法。每章配有习题，以指导读者深入地进行学习。本书既可以作为电子科学与技术、集成电路设计相关专业本科、研究生数字集成电路前端设计教材，也可作为电子信息、电气工程和自动化相关专业FPGA应用设计课程教材使用。

机械工业出版社普通高等教育电气信息类规划教材VERILOG H数字系统设计原理与实践/王建民 内容简介

《Verilog HDL数字系统设计原理与实践》从应用角度出发，详细介绍了利用硬件描述语言进行数字电路设计的基本原理、基本概念和设计方法，包括VerilogHDL语法基础、组合逻辑电路、规则时序逻辑电路、有限状态机及数据通道设计，静态时序分析及跨时钟域数据传输的基本概念、设计方法及应用。全书通过大量、完整、规范的设计实例演示各类数字电路的设计过程和描述方法。每章配有习题，以指导读者深入地进行学习。本书既可以作为电子科学与技术、集成电路设计相关专业本科、研究生数字集成电路前端设计教材，也可作为电子信息、电气工程和自动化相关专业FPGA应用设计课程教材使用。

机械工业出版社普通高等教育电气信息类规划教材VERILOG H数字系统设计原理与实践/王建民 目录

目录
前言
第1章数字系统设计概述
1.1引言
1.2模拟电路和数字电路
1.2.1模拟信号和数字信号
1.2.2模数转换
1.2.3模拟电路和数字电路
1.3数字电路设计
1.3.1数字电路与系统
1.3.2数字电路设计流程
1.4硬件描述语言
1.5习题和思考题
第2章数字电路基础
2.1变量和函数
2.2基本逻辑关系
2.2.1逻辑与
2.2.2逻辑或
2.2.3逻辑反
2.3逻辑门和数字电路
2.3.1晶体管
2.3.2逻辑门
2.3.3逻辑电路的表示
2.4布尔代数和卡诺图
2.4.1布尔代数
2.4.2*小项的定义及其性质
2.4.3卡诺图法化简逻辑函数
2.5CMOS逻辑门电路
2.5.1NMOS逻辑门
2.5.2CMOS逻辑门
2.6设计实现
2.6.1标准芯片
2.6.2可编程逻辑器件
2.6.3全定制芯片、标准单元和门阵列
2.7习题和思考题
第3章Verilog HDL硬件描述语言
3.1基本概念
3.1.1模块
3.1.2空白和注释
3.1.3关键字
3.1.4标识符
3.2数据类型
3.2.1四值逻辑系统
3.2.2线网和变量
3.2.3有符号和无符号数
3.3层次化设计
3.3.1设计方法学
3.3.2模块实例
3.3.3端口连接规则
3.4门级描述
3.4.1多输入门
3.4.2多输出门
3.4.3三态门
3.4.4门阵列实例
3.5任务和函数
3.5.1任务
3.5.2函数
3.5.3任务和函数的区别
3.5.4设计实例：格雷码计数器
3.6可重用设计
3.6.1宏定义
3.6.2条件编译
3.6.3参数
3.7习题和思考题
第4章组合逻辑电路设计
4.1组合逻辑电路
4.2连续赋值语句
4.3组合逻辑always块
4.4Verilog HDL操作符
4.4.1表达式
4.4.2操作数
4.4.3操作符
4.4.4操作符优先级
4.5if语句
4.5.1基本语法
4.5.2设计实例
4.6case语句
4.6.1基本语法
4.6.2设计实例
4.7决策树
4.7.1full case和parallel case
4.7.2优先结构路由网络
4.7.3并列结构路由网络
4.8组合逻辑电路设计实例
4.8.1有符号加法器
4.8.2移位器
4.8.3三态逻辑
4.8.4浮点数加法器
4.8.5组合逻辑乘法器
4.9设计优化
4.9.1操作符共享
4.9.2布局相关的电路
4.9.3功能共享
4.10组合逻辑电路的设计要点
4.10.1组合逻辑电路设计的常见错误
4.10.2组合逻辑电路设计规则
4.11组合逻辑电路Testbench
4.11.1仿真逻辑的构成
4.11.2组合逻辑电路Testbench实例
4.12习题和思考题
第5章规则时序逻辑电路设计
5.1时序逻辑电路
5.1.1时序逻辑电路结构及工作过程
5.1.2时序逻辑电路的描述
5.2基本存储元件
5.2.1D锁存器
5.2.2D触发器
5.2.3寄存器和寄存器文件
5.3规则时序逻辑电路设计实例
5.3.1计数器
5.3.2移位寄存器
5.3.3线性反馈移位寄存器
5.3.4同步 FIFO
5.4循环语句
5.4.1for循环语句
5.4.2while语句
5.5生成语句
5.5.1循环生成语句
5.5.2条件生成语句
5.5.3case生成语句
5.6时序逻辑电路Testbench

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