5.7设计陷阱
5.7.1阻塞赋值和非阻塞赋值
5.7.2组合逻辑环
5.7.3异步信号的误用
5.7.4门控时钟的误用
5.7.5导出时钟的使用
5.8习题和思考题
第6章有限状态机设计原理
6.1有限状态机
6.1.1米利状态机和摩尔状态机
6.1.2边沿检测电路
6.1.3米利状态机和摩尔状态机的比较
6.2状态转换图和算法状态机图
6.2.1状态转换图
6.2.2算法状态机图
6.3有限状态机的时序
6.4状态赋值
6.4.1未用状态的处理
6.4.2状态赋值对电路的影响
6.4.3超前输出电路
6.5有限状态机的实现
6.5.1代码风格
6.5.2Verilog HDL状态赋值
6.5.3两段式always块
6.5.4多段式always块
6.5.5一段式always块
6.6设计实例
6.6.1序列检测器
6.6.2键盘扫描电路
6.6.3仲裁电路
6.6.4BCD码余3码转换电路
6.7习题和思考题
第7章有限状态机设计实践
7.1轨道车控制器
7.1.1问题描述
7.1.2轨道车运行方向输出信号
7.1.3开关位置输出信号
7.1.4传感器输入信号
7.1.5设计实现
7.2飞机起落架控制器
7.2.1问题描述
7.2.2设计实现
7.3存储器控制器
7.3.1SRAM读写时序
7.3.2SRAM控制器数据通道
7.3.3SRAM控制器控制通道
7.4通用异步收发器UART
7.4.1接收模块
7.4.2发送模块
7.5习题和思考题
第8章时序分析基础
8.1组合逻辑电路的传播延迟
8.1.1组合逻辑电路传播延迟的定义
8.1.2传播延迟产生的后果
8.1.3传播延迟的计算
8.2时序逻辑电路的传播延迟
8.2.1引脚到引脚延迟路径
8.2.2输入到寄存器数据输入延迟路径
8.2.3时钟到输出延迟路径
8.2.4寄存器到寄存器延迟路径
8.2.5时序逻辑电路的*高工作频率
8.2.6建立时间和保持时间的调整
8.3提高电路的*高工作频率
8.4调整电路的建立时间和保持时间
8.5同步电路的时序分析方法
8.5.1建立时间和*高工作频率
8.5.2保持时间
8.5.3输出相关的时序参数
8.5.4输入相关的时序参数
8.6带有时钟偏斜情况的时序分析
8.6.1时钟偏斜对同步设计的影响
8.6.2时钟偏斜对于建立时间和*高时钟频率的影响
8.6.3时钟偏斜对保持时间约束的影响
8.7习题和思考题
第9章数据通道设计原理
9.1数据通道
9.2寄存器传输级设计
9.2.1算法
9.2.2数据流模型
9.2.3寄存器传输级设计
9.3FSMD设计原理
9.3.1寄存器传输操作
9.3.2数据通道
9.3.3控制通道
9.4FSMD设计
9.4.1ASMD图
9.

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