7.6.3 综合电路问题 128
　　7.7 小结 132
　　习题 132
第8章 数字逻辑电路设计 133
　　8.1 概述 133
　　8.2 组合逻辑电路设计 133
　　8.2.1 选择器和分配器 133
　　8.2.2 编码器和译码器 138
　　8.2.3 数字比较器 144
　　8.2.4 加法器 146
　　8.2.5 三态门及总线缓冲器 148
　　8.2.6 奇偶校验器 152
　　8.3 时序逻辑电路设计 153
　　8.3.1 触发器 153
　　8.3.2 寄存器的设计 159
　　8.3.3 计数器 162
　　8.4 小结 168
　　习题 168
第9章 状态机设计 169
　　9.1 概述 169
　　9.2 状态机的特点 170
　　9.3 状态机的组成 170
　　9.4 状态机的描述风格 174
　　9.5 状态机的状态编码 175
　　9.5.1 直接输出型编码 175
　　9.5.2 顺序编码 176
　　9.5.3 格雷码编码 176
　　9.5.4 独热码编码 177
　　9.6 状态机剩余状态处理 178
　　9.7 有限状态机的复位 179
　　9.8 小结 183
　　习题 183
第10章 MODELSIM仿真与测试平台的搭建 184
　　10.1 引言 184
　　10.2 ModelSim仿真软件 184
　　10.2.1 ModelSim简介 184
　　10.2.2 ModelSim软件的安装及破解 184
　　10.2.3 软件仿真步骤 188
　　10.3 测试及验证平台 192
　　10.3.1 仿真软件编辑输入 193
　　10.3.2 仿真输入波形的产生 193
　　10.3.3 测试平台的搭建 198
　　10.4 小结 201
　　习题 201
第11章 QUARTUS II集成开发环境 202
　　11.1 概述 202
　　11.2 Quartus II软件开发流程 203
　　11.2.1 新建工程设计流程 204
　　11.2.2 设计输入流程 207
　　11.2.3 编译及综合流程 217
　　11.2.4 仿真验证 220
　　11.2.5 硬件下载与验证 224
　　11.3 Quartus II软件其他常用功能应用 227
　　11.3.1 嵌入式逻辑分析仪 227
　　11.3.2 信号探针 230
　　11.3.3 功耗分析工具 231
　　11.3.4 存储器内容编辑 233
　　11.3.5 逻辑分析仪接口编辑器 235
　　11.4 小结 236
　　习题 236
第12章 FPGA器件及其开发平台 237
　　12.1 FPGA工作原理 237
　　12.2 Altera FPGA芯片 237
　　12.2.1 Altera PLD芯片的分类 237
　　12.2.2 Altera PLD的命名 237
　　12.2.3 Cylone系列FPGA的功能和结构 238
　　12.3 FPGA与CPLD的比较 245
　　12.3.1 FPGA与CPLD的相同点 245
　　12.3.2 CPLD和FPGA的区别 245
　　12.4 FPGA开发流程 246
　　12.5 FPGA开发平台：*小系统设计 247
　　12.5.1 FPGA芯片有关引脚 247
　　12.5.2 PROM芯片型号及电路连接 248
　　12.5.3 全局时钟发生电路 249
　　12.5.4 JTAG下载电路 250
　　12.5.5 电源电路设计 250
　　12.5.6 其他IO接口电路 251
　　12.6 小结 252
　　习题 252
第13章 FPGA典型应用设计 253
　　13.1 IP知识产权模块 253
　　13.1.1 IP模块的概念 253
　　13.1.2 IP模块的分类 253
　　13.1.3 IP模块的复用 254
　　13.2 分频器的设计验证 255
　　13.2.1 奇偶数分频器通用IP核的设计 255
　　13.2.2 占空比可调的分频器的设计 258
　　13.3 交通灯控制器的设计 260
　　13.3.1 设计要求 260
　　13.3.2 设计原理 260
　　13.3.3 VHDL语句描述 261
　　13.3.4 元件符号及端口说明 262
　　13.3.5 仿真验证 263
　　13.4 串口异步收发控制器的设计 263
　　13.4.1 UART数据帧格式 264
　　13.4.2 UART的实现 264
　　13.5 I2C总线通信控制器的设计 274
　　13.5.1 I2C总线简介 274
　　13.5.2 I2C总线帧格式 274
　　13.5.3 I2C总线顶层模块设计 275
　　13.5.4 I2C时钟模块的设计 275
　　13.5.5 I2C写数据模块设计 276
　　13.6 并行ADC0809控制模块设计 279
　　13.6.1 设计原理 279
　　13.6.2 状态机设计 279
　　13.6.3 VHDL语言描述 280
　　13.6.4 测试平台的设计 281
　　13.6.5 仿真结果 282
　　13.7 串行DAC TLC5615控制模块设计 282
　　13.7.1 设计原理 283
　　13.7.2 设计状态图 283
　　13.7.3 VHDL源程序 283
　　13.7.4 元件符号及端口说明 285
　　13.7.5 仿真验证 285
　　13.8 正弦信号发生器的设计 285
　　13.8.1 正弦信号发生器工作原理 285
　　13.8.2 定制初始化数据文件 286
　　13.8.3 定制LPM_ROM元件 286
　　13.9 小结 289
　　习题 289
主要参考文献 291信息

VHDL及数字电路验证 作者简介

刘树林：博士，西安科技大学教授、博士生导师，四川大学半导体物理专业本科毕业，航天部西安微电子研究所硕士、博士毕业。先后在西安电力电子研究所、中兴通讯股份有限公司、西安科技大学从事科研和教学工作。现任西安科技大学电气与控制工程学院副院长、“电力电子电路与系统科研创新团队”负责人、矿山机电工程博士点学科带头人、微电子学与固体电子学学科带头人等。

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