Intel FPGA权威设计指南:基于Quartus Prime Pro 19集成开发环境 本书特色

本书以Intel公司的Quartus Prime Pro 19集成开发环境与Intel新一代可编程逻辑器件Cyclone 10 GX为软件和硬件平台，系统地介绍了可编程逻辑器件的原理和Quartus Prime Pro集成开发环境的关键特性。全书共11章，内容主要包括Intel Cyclone 10 GX FPGA结构详解、Quartus Prime Pro HDL设计流程、Quartus Prime Pro块设计流程、Quartus Prime Pro定制IP核设计流程、Quartus Prime Pro命令行脚本设计流程、Design Space Explorer II设计流程、Quartus Prime Pro系统调试原理及实现、Quartus Prime Pro时序和物理约束原理及实现、Quartus Prime Pro中HDL高级设计方法、Quartus Prime Pro部分可重配置原理及实现，以及Intel高级综合工具原理及实现方法。

Intel FPGA权威设计指南:基于Quartus Prime Pro 19集成开发环境 内容简介

全书共11章, 内容主要包括Intel Cyclone 10 Gx FPGA结构详解、Quartus Prime Pro HDL 设计流程、Quartus Prime Pro 块设计流程、Quartus Prime Pro定制IP核设计流程、Quartus Prime Pro命令行脚本设计流程、Design Space ExplorerlⅡ 设计流程、Quartus Prime Pro系统调试原理及实现、Quartus Prime Pro 时序和物理约束原理及实现、Quartus Prime Pro中HDL高级设计方法、Quartus Prime Pro 部分可重配置原理及实现, 以及Intel高级综合工具原理及实现方法。

Intel FPGA权威设计指南:基于Quartus Prime Pro 19集成开发环境 目录

目 录
第 章 Intel Cyclone 10 GX FPGA 结构详解 1
1.1 逻辑阵列块和自适应逻辑块 1
1.1.1 ALM结构和功能 1
1.1.2 LUT的工作模式 2
1.1.3 寄存器和锁存器 12
1.1.4 LAB的互联架构 21
1.1.5 分布式存储器 22
1.2 存储器块 32
1.2.1 嵌入式存储器块设计指导 32
1.2.2 存储器块打包模式 34
1.2.3 地址时钟使能 35
1.2.4 存储器块异步清除 35
1.2.5 存储器块纠错码 35
1.2.6 使用M20K实现RAM 36
1.3 时钟网络和相位锁相环 40
1.3.1 时钟网络类型 40
1.3.2 时钟资源功能 43
1.3.3 层次化时钟结构 45
1.3.4 时钟控制块 47
1.3.5 时钟功耗控制 50
1.3.6 相位锁相环 52
1.4 I/O块 58
1.4.1 I/O组的排列 59
1.4.2 I/O电气标准 60
1.4.3 I/O架构和特性 62
1.4.4 可编程的IOE特性 65
1.4.5 片上端接 67
1.4.6 SERDES和DPA 67
1.5 DSP块 70
1.5.1 DSP块特性 71
1.5.2 DSP块资源 71
1.5.3 DSP块架构 72
1.5.4 DSP块应用 72
1.6 外部存储器接口 78
1.6.1 外部存储器接口特性 79
1.6.2 外部存储器接口I/O引脚 80
1.6.3 器件封装支持的存储器接口 80
1.6.4 外部存储器接口架构 82
1.7 配置技术 87
1.7.1 AS配置 89
1.7.2 PS配置 94
1.7.3 FPP配置 97
1.7.4 JTAG配置 106
1.7.5 配置流程 108
1.8 电源管理 110
1.8.1 功耗 110
1.8.2 可编程电源技术 110
1.8.3 电源传感线 111
1.8.4 片上电压传感器 111
1.8.5 温度传感二极管 112
1.8.6 上电/断电顺序要求 112
第 章 Quartus Prime Pro HDL 设计流程 113
2.1 Quartus Prime Pro及组件的下载、安装和授权 113
2.1.1 下载Quartus Prime Pro及组件 113
2.1.2 安装Quartus Prime Pro及组件 117
2.1.3 授权Quartus Prime Pro及组件 118
2.2 Quartus Prime Pro功能和特性 121
2.3 Quartus Prime Pro设计流程 122
2.3.1 处理流程框架 122
2.3.2 增量优化的概念 125
2.3.3 超感知设计流程 125
2.4 建立新的设计工程 128
2.5 添加新的设计文件 134
2.6 设计的分析和综合处理 137
2.6.1 分析和综合的概念 137
2.6.2 分析和综合的属性选项 140
2.6.3 分析和综合的实现 147
2.6.4 查看分析和综合的结果 149
2.7 设计的行为级仿真 155
2.7.1 使用Verilog HDL生成测试向量的仿真 155
2.7.2 使用波形文件生成测试向量的仿真 161
2.8 设计的约束 165
2.8.1 通过GUI指定约束的方法 165
2.8.2 使用Tcl脚本约束设计的方法 166
2.8.3 在Assignment Editor中添加约束条件 172
2.8.4 在Pin Planner中添加约束条件 174
2.8.5 I/O分配分析 178
2.8.6 添加简单的时序约束条件 180
2.9 设计的适配 184
2.9.1 适配器设置选项 184
2.9.2 适配的实现 189
2.9.3 查看适配后的结果 190
2.10 查看时序分析结果 196
2.10.1 时序分析的基本概念 196
2.10.2 时序路径和时钟分析 197
2.10.3 时钟建立分析 200
2.10.4 时钟保持分析 201
2.10.5 恢复和去除分析 202

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