9.4.1　时钟规格 83
9.4.2　-level_sensitive 83
9.4.3　rise/fall限定符 84
9.4.4　min/max限定符 84
9.4.5　-add_delay 84
9.4.6　时钟延迟 84
9.4.7　完成输出延迟约束 84
9.5　输入延迟和输出延迟之间的关系 84
9.6　时序分析实例 85
9.6.1　输入延迟：*大输入延迟 86
9.6.2　输入延迟：*小输入延迟 87
9.6.3　输出延迟：*大输出延迟 87
9.6.4　输出延迟：*小输出延迟 88
9.7　负延迟 89
9.8　小结 90
第10章　完整的端口约束 91
10.1　驱动能力 91
10.2　驱动单元 93
10.3　输入过渡 97
10.4　扇出数 98
10.5　扇出负载 98
10.6　负载 99
10.6.1　净电容 99
10.6.2　调整引脚负载 99
10.6.3　负载类型 100
10.6.4　负载和扇出负载 100
10.6.5　输入负载 101
10.7　小结 101
第11章　虚假路径 102
11.1　简介 102
11.2　set_false_path 102
11.3　路径规格 103
11.4　过渡过程规格 105
11.5　建立/保持规格

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