基于FSM和Verilog HDL的数字电路设计 本书特色

本书介绍了基于有限状态机（fsm）的数字电路硬件设计，通过结合工程案例来展示fsm是如何融入其中的。同时，本书还运用硬件描述语言veriloghdl，通过编写可执行和仿真的代码，让读者从实际应用的角度获得一个完整的数字电路的设计思路。本书从设计方法，到编程语言，比较系统地介绍了数字电路的硬件设计，并结合实际案例进行详细的剖析。读者能够从本书中学到完整的设计思路，并可以借鉴或整合到自己的方案中，极大地方便了相关高校学生与专业人士的学习和运用。

基于FSM和Verilog HDL的数字电路设计 目录

目录译者序原书前言第1章有限状态机和状态图以及数字电路和系统设计的基本概念1.1概述1.2学习资料1.3小结第2章使用状态图控制外部硬件分系统202.1概述2.2学习资料2.3小结第3章根据状态图综合硬件电路3.1关于fsm的综合3.2学习资料3.3小结第4章同步fsm设计4.1传统状态图的综合方法4.2处理未使用的状态4.3信号高/低位指示系统4.3.1使用测试平台测试fsm4.4简易波形发生器4.4.1采样频率和每种波形的采样个数4.5骰子游戏4.5.1骰子游戏系统公式4.6二进制数据串行发送系统4.6.1图4.15移位寄存器里的re计数单元4.7串行异步接收系统4.7.1fsm公式4.8加入奇偶校验的串行接收系统4.8.1整合奇偶校验834.8.2图4.26对应的d触发器公式4.9异步串行发送系统4.9.1异步串行发送系统公式4.10看门狗电路4.10.1d触发器公式4.10.2输出公式4.11小结第5章运用独热编码技术设计fsm5.1独热编码简介5.2数据采集系统5.3内存共享系统5.4简易波形发生器5.4.1工作原理5.4.2解决方案5.4.3 d触发器输入端d对应的方程5.4.4输出公式5.5运用微处理器（微控制器）控制fsm5.6存储芯片测试系统5.7独热编码和第4章常规设计方法的对比5.8动态存储空间访问控制系统5.8.1触发器公式5.8.2输出公式5.9如何运用微处理器来控制dma系统5.10使用fsm检测连续的二进制序列5.11小结第6章verilog hdl6.1硬件描述语言背景介绍6.2用verilog hdl进行硬件建模：模块6.3模块的嵌套：建立构架6.4verilog hdl仿真：一个完整的设计过程参考文献第7章verilog hdl体系7.1内置基本单元和类7.1.1verilog的类7.1.2verilog逻辑值和数字值7.1.3如何赋值7.1.4verilog hdl基本门电路7.2操作符和描述语句7.3verilog hdl操作符运用案例：汉明码编码器7.3.1汉明码编码器的仿真参考文献第8章运用verilog hdl描述组合逻辑和时序逻辑8.1描述数据流模式：回顾连续赋值语句8.2描述行为模式：时序模块8.3时序语句模块：阻塞和非阻塞8.3.1时序语句8.4用时序模块描述组合逻辑8.5用时序模块描述时序逻辑8.6描述存储芯片8.7描述fsm8.7.1实例1：国际象棋比赛计时器8.7.2实例2：带有自动落锁功能的密码锁fsm参考文献第9章异步fsm9.1概述9.2事件触发逻辑的设计9.3使用时序公式综合事件fsm9.3.1捷径法则9.4在可编程逻辑器件里运用乘积求和公式的设计方法9.4.1去掉当前状态和下一个状态的标记：n和n+19.5运用事件触发的方法设计带有指示功能的单脉冲发生器fsm9.6另一个事件触发fsm的完整案例9.6.1重要说明9.6.2带有电流监视器的电机控制系统9.7用fsm控制悬停式割草机9.7.1系统描述和解决方案9.8没有输入条件的状态切换9.9特例：微处理器地址空间响应9.10运用米利（mealy）型输出9.10.1水箱水位控制系统的解决方案9.11使用继电器的电路9.12事件触发fsm里竞争冒险的条件9.12.1输入信号之间的竞争9.12.2二次状态变量之间的竞争9.12.3主要变量和二次变量之间的竞争9.13用微处理器系统产生等待周期9.14用异步fsm设计甩干系统9.15使用两路分支要注意的问题9.16小结参考文献第10章佩特里（petri）网络10.1简易佩特里网络概述10.2使用佩特里网络设计简单时序逻辑10.3并行佩特里网络10.3.1另一个并行佩特里网络案例10.4并行佩特里网络里的同步传输10.4.1弧线的有效和失效10.5用有效弧线和失效弧线同步两个佩特里网络10.6共享资源的控制10.7二进制数据的串行接收器10.7.1**个佩特里网络的公式10.7.2**个佩特里网络输出公式10.7.3主佩特里网络公式10.7.4主网络输出公式10.7.5移位寄存器10.7.6移位寄存器的公式10.7.7 4位计数器10.7.8数据锁存器10.8小结参考文献附录附录a本书所使用的逻辑门和布尔代数a.1本书涉及的基本逻辑门符号和布尔代数表达式a.2异或门和同或门a.3布尔代数法则a.3.1基本或法则a.3.2基本与法则a.3.3结合律和交换律a.3.4分配律a.3.5针对静态逻辑1竞争冒险的辅助法则a.3.6统一法则a.3.7逻辑门里信号的延迟效应a.3.8de morgan法则a.4运用布尔代数的一些例子a.4.1将与门和或门转换成与非门a.4.2将与门和或门转换成或非门a.4.3逻辑相邻定律a.5小结附录b计数器和移位寄存器电路设计方法b.1同步二进制递增或递减计数器b.2用t触发器构建4位同步递增计数器b.3并行加载计数器：运用t触发器b.4在低成本pld器件平台上用d触发器来构建并行加载计数器b.5二进制递增计数器：带有并行输入b.6驱动计数器（包括fsm）的时钟电路b.7使用自由状态设计计数器b.8移位寄存器b.9第4章里的异步接收器b.9.1异步接收器中用到的11位移位寄存器b.9.2 4位计数器338b.9.3第4章异步接收模块的系统仿真b.10小结附录c使用verilog hdl仿真fsmc.1概述c.2单脉冲同步fsm设计：使用veriloghdl仿真c.2.1系统概述c.2.2模块框图c.2.3状态图c.2.4状态图对应的公式c.2.5verilog描述代码c.3测试平台和其存在的目的c.4使用synapticad公司的veriloggerextreme仿真器c.5小结附录d运用verilog行为模式构建fsmd.1概述d.2回顾带有指示功能的单脉冲/多脉冲发生器fsmd.35.6节中存储芯片测试系统d.4小结

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