Verilog传奇-从电路出发的HDL代码设计 本书特色

电路图是代码的基础，代码是电路图的描述，这是数字逻辑系统设计的基本思路。本书正是遵循这种思路，从电路出发系统地介绍了Verilog语言的知识。本书以通俗幽默的语言介绍了Verilog语言的基础知识以及对应的电路设计技巧，其中重点强调了“看图（电路图）说话（写Verilog代码）”的思想。除了基本知识、可综合语句、仿真验证外，还讲解了复杂系统设计方法，介绍了3种不同算法的DDS系统的设计。通过阅读本书，读者可以熟练、全面地掌握针对工程实践的Verilog语言的知识，并且了解了系统算法与定点化、系统结构与电路设计等概念。在今后的工程实践中，这些对于一个合格的数字逻辑设计工程师而言，都是必须掌握的知识。

Verilog传奇-从电路出发的HDL代码设计 内容简介

一直寻觅可以写这种风格和传播技术之道的作者，直到遇到吴涛博士。这连续创作和出版的两本书虽然对作者来说可能源于厚积薄发而信手拈来，一气呵成，但在其他人身上则是不可能实现的。本书兼具幽默的传达方式、合理的知识框架，也许会让入门菜鸟甚至行业内有经验者有醍醐灌顶的感觉。

Verilog传奇-从电路出发的HDL代码设计 目录

目 录
忍者学校篇
**章 基础知识 2
加和尚说技术发展 穆金仙谈语言演变
Verilog语言发展及其主要特点 5
守规并非实际迂腐 按部方为真正捷径
ASIC与FPGA的开发流程 13
高速率信号要完整 门阵列时序可约束
FPGA的时序约束 21
打胜仗未雨需绸缪 做设计把握到细节
FPGA结构与面向FPGA的设计 30
语言设计两面全能 初学乍练一头雾水
Verilog语言的可综合性 38
第二章 语言层次 47目 录
忍者学校篇
**章 基础知识 2
加和尚说技术发展 穆金仙谈语言演变
Verilog语言发展及其主要特点 5
守规并非实际迂腐 按部方为真正捷径
ASIC与FPGA的开发流程 13
高速率信号要完整 门阵列时序可约束
FPGA的时序约束 21
打胜仗未雨需绸缪 做设计把握到细节
FPGA结构与面向FPGA的设计 30
语言设计两面全能 初学乍练一头雾水
Verilog语言的可综合性 38
第二章 语言层次 47
翻译标准穆子得意 胡说层次加菲犯难
标准内容与逻辑层次 50
跳出行为天地宽 广面试之前必读此节
非RTL级的Verilog简介 57
脚踏阴阳以生四象 内存数值而出格式
常量与表达式 63
出生命名自有准则 千丝万缕布尔逻辑
变量类型 71
工程步骤自顶向下 逻辑设计模块连接
模块设计与连接 77
下忍者篇
第三章 组合操作 88
科学思维三段推理 数字电路逻辑运算
逻辑运算 92
四则运算正负整数 可否综合加减乘除
算术运算 99
适应环境多种选择 分支导航关系比较
关系操作 107
关关雎鸠辗转反侧 位位比特拼接扩展
位拼接与选取 113
前途歧路会看地图 系统分支选择操作
“? :”选择操作 122
第四章 还是组合 131
默默潜伏不求正名 时时准备立即响应
组合逻辑：reg与always 134
条件面前戏说假如 真情实感泪唱如果
选择语句 143
数座“伊夫”管理困难 多个数值讨论“案例”
多选语句 151
沙弥听讲迷途知返 老道说书指点迷津
组合逻辑综合 160
中忍者篇
第五章 时序逻辑 167
两个活宝锁存触发 一对兄弟电平边沿
触发器与时序逻辑 171
积香厨中穆子做面 集电芯内触发联串
D触发器链 181
包袱重压蜗牛行路 轻装分担马蹄飞奔
时序与组合逻辑融合 192
独木成林难于登天 兄弟协力分进合击
并行化设计模式 204
天下大事欲速不达 建功立业集腋成裘
流水线设计模式 214
工作不满老板发怒 一人多用调度得当
时分复用设计模式 231
第六章 工程话题 241
系统复位无上法宝 片外按键初级输入
按键与复位 244
语言有限移位受限 智力无边位数可变
可变移位宽度的移位操作 255
数字逻辑状态一统 数学抽象模型两种
有限状态机及其代码 262
多个时钟滴滴答答 几种隔离分分合合
多时钟系统 275
重复工作令人烦恼循环描述可能综合
循环控制 282
上忍者篇
第七章 灵活模块 291
辟邪驱鬼书宝尉迟 复杂计算任务函数
函数与任务 294
统一环境统一定义 一起修改一起作用
宏定义与宏判断 303
结构一致小节差异 书写单次参数细化
参数 310 学习方法模式总结 代码简练生成有道
生成块 319
综合知识核心设计 数字分频牛刀小试
数字分频器核的设计 333
第八章 电路之外 334
行为涉及红花两朵 电路验证各有不同
与电路无关的HDL 347
继承而来功能丰富 范围广泛应用谨慎
编译指令 356
仿真亦需输入输出 语言也有任务函数

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