5.3.7 文件控制任务 
　5.3.8 时间检验任务 
　5.3.9 值变转储任务 
　5.4 编译指令 
　5.4.1 `define 
　5.4.2 `include 
　5.4.3 `timescale 
　5.4.4 `ifdef、`else和`endif 
　5.5 完整的module参考模型 
　5.6 应用实例 
　实例5-1——信号同步任务 
　实例5-2——阶乘任务 
　实例5-3——可控移位函数 
　实例5-4——偶校验任务 
　实例5-5——算术逻辑函数 
　5.7 习题 
第6章 verilog hdl测试模块 
　6.1 测试模块范例 
　6.2 时钟信号 
　6.3 复位信号 
　6.4 测试向量 
　6.5 响应监控 
　6.6 仿真中对信号的控制 
　6.7 代码覆盖 
　6.8 应用实例 
　实例6-1——组合逻辑的测试模块 
　实例6-2——时序逻辑的测试模块 
　实例6-3——除法器的测试模块 
　6.9 习题 
第7章 可综合模型设计 
　7.1 逻辑综合过程 
　7.2 延迟 
　7.3 再谈阻塞赋值与非阻塞赋值 
　7.4 可综合语法 
　7.5 代码风格 
　7.5.1 多重驱动问题 
　7.5.2 敏感列表不完整 
　7.5.3 if与else不成对出现 
　7.5.4 case语句缺少default 
　7.5.5 组合和时序混合设计 
　7.5.6 逻辑简化 
　7.5.7 流水线思想 
　7.6 应用实例 
　实例7-1——sr锁存器延迟模型 
　实例7-2——超前进位加法器 
　实例7-3——移位除法器模型 
　7.7 习题 
第8章 有限状态机的设计 
　8.1 有限状态机简介 
　8.2 两种红绿灯电路的状态机模型 
　8.2.1 moore型红绿灯 
　8.2.2 mealy型红绿灯 
　8.3 深入理解状态机 
　8.3.1 一段式状态机 
　8.3.2 两段式状态机 
　8.3.3 三段式状态机 
　8.3.4 状态编码的选择 
　8.4 应用实例 
　实例8-1——独热码状态机 
　实例8-2——格雷码状态机 
　8.5 习题 
第9章 常见功能电路的hdl模型 
　9.1 锁存器与触发器 
　9.2 编码器与译码器 
　9.3 寄存器 
　9.4 计数器 
　9.5 分频器 
　9.6 乘法器 
　9.7 存储单元 
　9.8 习题 
第10章 完整的设计实例 
　10.1 异步fifo 
　10.1.1 异步fifo的介绍与整体结构 
　10.1.2 亚稳态的处理 
　10.1.3 空满状态的判断 
　10.1.4 子模块设计 
　10.1.5 整体仿真结果 
　10.2 三角函数计算器 
　10.2.1 设计要求的提出 
　10.2.2 数据格式 
　10.2.3 算法的选择与原理结构 
　10.2.4 确定总体模块 
　10.2.5 内部结构的划分 
　10.2.6 分频器模块 
　10.2.7 控制模块 
　10.2.8 迭代设计模块 
　10.2.9 功能仿真与时序仿真 
　10.3 简易cpu模型 
　10.3.1 教学模型的要求 
　10.3.2 指令格式的确定 
　10.3.3 整体结构划分 
　10.3.4 控制模块设计 
　10.3.5 其余子模块设计 
　10.3.6 功能仿真与时序仿真 
第11章 实验 
　实验一 简单组合逻辑电路设计 
　实验二 行为级模型设计 
　实验三 任务与函数的设计 
　实验四 流水线的使用 
　实验五 信号发生器设计 
　实验六 有限状态机的设计 
第12章 课程设计 
　选题一——出租车计费器 
　选题二——智力抢答器 
　选题三——点阵显示 
　选题四——自动售货机 
　选题五——篮球24秒计时 
　选题六——乒乓球游戏电路 
　选题七——crc检测 
　选题八——堆栈设计 
　选题九——数字闹钟 
　附录a 课程测试样卷 
　附录b 习题及样卷答案 

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